VerilogHDL은 왜 필요한가?
1) 다양한 아이디어를 하드웨어적으로 쉽게 표현할수 있다
2) 전체적인 시스템이 빠르게 구성되어 문제점 미리 파악 및 개선
3) 디지털 회로 레벨까지 구체화 시킬수 있다.
Verilog 프로그램 구조
1) Module로 구성
2) Module은 C언어의 function과 유사
3) Module은 Input과 output 구조를
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④ VerilogHDL
최근의 하드웨어를 설계의 방법은 HDL(Hard Description Language)을 사용하는 것이다. 이전에 사용하던 Gate level 의 설계 방식으로는 점점 더 복잡해 지고 거대해지는 하드웨어의 설계를 이룰 수 없기 때문이다. ........
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2) 지금까지 연구한 내용
802.11 WLAN에 대한 분석 및 C/C++언어로
1. 기본 개념
● 곱셈의 원리
2진수의 곱셈은 승수의 낮은 자리수로부터 연속적으로 살펴가는 과정으로서, 승수의 비트가 1이면 피승수를 아래의 그대로 써주고 그렇지 않으면 0을 아래로 써준다.
다음의 한자리 높은 승수에 대해서는 왼쪽으로 한자리수만큼 이동하여 계산결과를 써준다. 이와 같
1. Specification of STLC
- Local road에 차가 없거나 건널목을 건너려는 보행자가 없는 경우, highway의 신호가 green을 계속 유지한다
- Local road에 차량이 감지되면, high way green이 60초(LT) 이상 지속된 경우 highway 신호를 yellow(10초, ST) -> red로, local road 신호를 green으로 바꿔주며, 차량이 있는 동안만 이 상태를 유지
표 2 ALU 결과
마찬가지로 실험과정에 따라 verilog coding을 했는데 이 실험에서는 교재에서 요구하는 Cin=1일 때를 제외한 Cin=0일 때만을 고려했으므로 coding과정에서도 Cin에 대한 언급은 하지 않았다. 역시 결과 표에 앞서 waveform을 관찰하게 되면 처음 네 번째 까지가 M=1이므로 논리 연산을 나타내고 다음