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    [Verilog, HDL, 논리] Verilog 문법 정리

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    • 소개글
    [Verilog, HDL, 논리] Verilog 문법 정리에 대한 자료입니다.
    목차
    1. Verilog HDL의 개념
    2. Module 구조
    3. 논리값과 수치 표현
    4. 데이터 타입
    5. 비트 신호 선택
    6. 연산자
    7. Port 선언
    8. Task와 function 비교
    9. `include 문 / `define 문
    10. Time scale command
    11. Clock 정의와 timing 제어
    12. 논리 합성 모듈의 5가지 유형
    13. Assign/ Always문에 의한 조합회로
    14. Function문에 의한 조합회로 & Always 문에 의한 순서 회로
    본문내용
    Verilog HDL은 왜 필요한가?
    1) 다양한 아이디어를 하드웨어적으로 쉽게 표현할수 있다
    2) 전체적인 시스템이 빠르게 구성되어 문제점 미리 파악 및 개선
    3) 디지털 회로 레벨까지 구체화 시킬수 있다.

    Verilog 프로그램 구조
    1) Module로 구성
    2) Module은 C언어의 function과 유사
    3) Module은 Input과 output 구조를 묘사함.
    4) 각 Module은 main pgm에서 반복 사용가능
    하고 싶은 말
    파워포인트로 정리한 자료입니다. 많은 참고 바랍니다.
    #Verilog# HDL# 논리
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