[A+] 디지털공학실험 JK 플립 플롭

※ 미리보기 이미지는 최대 20페이지까지만 지원합니다.

분야
등록일
페이지/형식
구매가격
적립금

레포트 > 공학계열
2024.02.21
8페이지 / hwp
2,500원
75원 (구매자료 3% 적립)

자료 다운로드 네이버 로그인

추천자료

VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비

[플립플롭] 플립플롭(플립플롭회로)의 개념, 기본적인 플립플롭(플립플롭회로), PR/CLR RS와 JK 플립플롭(플립플롭회로), 에지트리거와 T 플립플롭(플립플롭회로), D와 주종 플립플롭(플립플롭회로) 분석

[A+] 디지털공학실험 JK 플립 플롭

[전산] 플립플롭 및 래치

전자공학 실험 - 래치와 플립플롭

소개글

[A+] 디지털공학실험 JK 플립 플롭에 대한 자료입니다.

Ⅰ. 실험 개요 및 목적
Ⅱ. 실험 기구
Ⅲ. 관련 이론
Ⅳ. 실험 방법

본문내용

JK 플립 플롭
Ⅰ. 실험 개요 및 목적
 동기 및 비동기 입력 방식을 포함한 JK 플립플롭의 다양한 구성에 대한 시험
 토글 모드에서 주파수 분할 특성 관찰
 JK 플립플롭의 전달 지연 특성 측정

Ⅱ. 실험 기구
 7476 dual J-K
 LED 적색, 녹색,황색 각 1개
 330Ω 3개
 1.0K Ω 4개
 4비트 DIP 스위치 1개

Ⅲ. 관련 이론
D 플립플롭 : D 플립플롭은 클럭의 액티브한 에지에서만 상태가 변경되는 에지-트리거 소자이다. 셋과 리셋만 가능하며 래치로 사용할 수 없다.
SR 플립플롭: SR 플립플롭은 입력 조건에 제한이 있다. (S,R =1 , Q = undefined)
JK 플립플롭: JK 플립플롭은 클럭드 S-R 플립플롭과 기본적으로 유사하며, 상태를 반대로 변환하는 토글 모드를 가진다.
PRE와 CLEAR는 비동기 입력으로 CLK, JK입력에 상관없이 출력에 영향을 준다.
PRE는 셋을하고, CLEAR는 리셋을 한다.
예를 들어 PRE = 1이면 Q = 1, CLEAR = 1이면 Q = 0이 된다.
둘다 0이면 JK의 동기입력에 따른 출력 Q가 나오지만
반면 둘다 1이면 Q의 상태를 알수 없다.

Ⅳ. 실험 방법
실험순서1. (PRE와 CLR 입력 관찰)
1. 그림 17-2(a)와 같이 회로를 구성한다.
2. PRE와 CLR에 HIGH (비활성 레벨)을 설정한다.
3. J 단자에 논리 1을, K 단자에는 논리 0을 연결하여 셋 모드로 설정한다.
4. 클럭을 LOW (not active)로 놓고 PRE와 CLR에 각각 논리 0을 동시에 설정하여 이들이 미치는 영향을 검사한다.
5. Preset과 Clear 입력이 동기인지 비동기인지 확인한다

하고 싶은 말

▶ A+받은 레포트 입니다.

▶ 레포트 작성에 도움이 되셨으면 좋겠습니다.

▶ 반드시! A+ 학점 받으시길 바랍니다!

#jk #플립 #플롭

오늘 본 자료

오늘 본 자료가 없습니다.

이 분야 인기자료

이 분야 신규자료