[MOS, CMOS] MOS의 원리, MOS의 제조공정과 CMOS의 원리, CMOS의 인터페이스 및 논리계열의 특징 분석
![[MOS, CMOS] MOS의 원리, MOS의 제조공정과 CMOS의 원리, CMOS의 인터페이스 및 논리계열의 특징 분석-1](http://images.happyhaksul.com/thumb/377/376117-0001.gif)
![[MOS, CMOS] MOS의 원리, MOS의 제조공정과 CMOS의 원리, CMOS의 인터페이스 및 논리계열의 특징 분석-2](http://images.happyhaksul.com/thumb/377/376117-0002.gif)
![[MOS, CMOS] MOS의 원리, MOS의 제조공정과 CMOS의 원리, CMOS의 인터페이스 및 논리계열의 특징 분석-3](http://images.happyhaksul.com/thumb/377/376117-0003.gif)
![[MOS, CMOS] MOS의 원리, MOS의 제조공정과 CMOS의 원리, CMOS의 인터페이스 및 논리계열의 특징 분석-4](http://images.happyhaksul.com/thumb/377/376117-0004.gif)
분야
hwpⅡ. MOS의 제조공정
Ⅲ. CMOS의 원리
Ⅳ. CMOS의 인터페이스
1. CMOS와 TTL의 interface
2. TTL과 CMOS의 interface
Ⅴ. 논리계열의 특징
참고문헌
우선 구조는 한 쪽에 절연층을 가진 반도체를 두 개의 전극 사이에 끼운 모양이다. 여기서 금속 전극은 게이트로 부르고, 산화막은 SiO2로 절연체이다. 그리고 반도체는 n형 또는 p형 반도체로 이미지 센서에서는 p형을 사용한다. 위의 구조는 전극 사이에 SiO2가 낀 커패시터로 간주할 수 있다. 게이트에 부전압을 인가했을 때의 경우 반도체에 걸린 전계 때문에 정공은 위로 이동하여 SiO2표면 가까운 곳의 정공 밀도가 높아지게 된다. 따라서 평행판 커패시터와 같은 형태가 된다. 이 상태를 축적상태라고 한다.
다음은 게이트에 정전압이 인가된 경우를 생각해 보자. 이 때 정공은 전계에 의해 아래로 이동하여 SiO2 표면 가까운 곳에는 정공 밀도가 떨어져 공핍 상태가 된다. 이 상태에서 전압이 계속 높아지면 공핍층은 점점 넓어지다가, 어느 정도에서 확장을 멈추게 된다. 이 때 만일 열 또는 빛에 의해 전자가 여기 되거나, 외부에서 전가가 주입되면 SiO2 표면에 전자가 모이게 되고 n 채널을 형성하게 된다. 이 상태를 반전 상태라고 한다. 이 때 등전위를 연결하는 선을 그리면 마치 용기 모양이 되고 이를 전위 우물이라고 한다. 이 등전위선이 포함하는 면적이 넓을수록 많은 전자를 담게 된다.
Ⅱ. MOS의 제조공정
CVD과정은 전체 웨이퍼 표면에 질화규소(Si3N4)의 얇은층을 부착시킨다. 첫 번째 사진평판 단계는 형성될 트랜지스터의 면적을 결정한다. 질화규소는 화학 부식에 의해 트랜지스터면의 외부를 제거한다. 붕소(P형)이온들은 트랜지스터자리 사이의 원하지 않는 전도를 억제하기 위해 노출된 영역에 주입된다.
◎ 디지털회로 및 시스템, 문운당
◎ 디지털 공학, 동일출판사
◎ 박효균, 소자 및 회로의 전기적 특성PPT
◎ 한규희, 디지털전자회로, 크라운 출판사
◎ H. E. West, CMOS VLSI 설계의 원리
