소개글
[정보통신]디지털 시계의 설계에 대한 자료입니다.
목차
1.Digital Clock 의 이론 및 구성
2.시계의 VHDL Source Program
3.Timing Simulation
4.동작과정 분석, 구현
본문내용
1. Digital Clock 의 이론 및 구성
1초 발생기(Seconder) ; 1MHz분주기
클럭주기가 1MHz인 입력을 받아서 1000000번이 경과되면 1초가 되도록 설계한다.
컴포넌트: sep.vhd
초의 2자리 수를 각 자리수로 분리한다.
60진 Second_Count, 0~59….s_clk
60진 Minute_Count, 0~59….m_clk
24진 Hour_Count, 0~23…..h_clk
2. sep.vhd: 초의 2자리 수를 각 자리수로 분리하는데 사용한다.
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SEP IS
PORT(T :IN INTEGER RANGE 0 TO 59;
TEN , ONE :OUT INTEGER RANGE 0 TO 9);
END SEP;
ARCHITECTURE BEHAV OF SEP IS
BEGIN
PROCESS(T)
BEGIN
IF T