[정보통신]디지털 시계의 설계

 1  [정보통신]디지털 시계의 설계-1
 2  [정보통신]디지털 시계의 설계-2
 3  [정보통신]디지털 시계의 설계-3
 4  [정보통신]디지털 시계의 설계-4
 5  [정보통신]디지털 시계의 설계-5
 6  [정보통신]디지털 시계의 설계-6
 7  [정보통신]디지털 시계의 설계-7
 8  [정보통신]디지털 시계의 설계-8
 9  [정보통신]디지털 시계의 설계-9
 10  [정보통신]디지털 시계의 설계-10
 11  [정보통신]디지털 시계의 설계-11
 12  [정보통신]디지털 시계의 설계-12
 13  [정보통신]디지털 시계의 설계-13
 14  [정보통신]디지털 시계의 설계-14
 15  [정보통신]디지털 시계의 설계-15
 16  [정보통신]디지털 시계의 설계-16
 17  [정보통신]디지털 시계의 설계-17
 18  [정보통신]디지털 시계의 설계-18
 19  [정보통신]디지털 시계의 설계-19
 20  [정보통신]디지털 시계의 설계-20
※ 미리보기 이미지는 최대 20페이지까지만 지원합니다.
  • 분야
  • 등록일
  • 페이지/형식
  • 구매가격
  • 적립금
자료 다운로드  네이버 로그인
소개글
[정보통신]디지털 시계의 설계에 대한 자료입니다.
목차
1.Digital Clock 의 이론 및 구성
2.시계의 VHDL Source Program
3.Timing Simulation
4.동작과정 분석, 구현
본문내용
1. Digital Clock 의 이론 및 구성
1초 발생기(Seconder) ; 1MHz분주기
클럭주기가 1MHz인 입력을 받아서 1000000번이 경과되면 1초가 되도록 설계한다.
컴포넌트: sep.vhd
초의 2자리 수를 각 자리수로 분리한다.
60진 Second_Count, 0~59….s_clk
60진 Minute_Count, 0~59….m_clk
24진 Hour_Count, 0~23…..h_clk

2. sep.vhd: 초의 2자리 수를 각 자리수로 분리하는데 사용한다.
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SEP IS
PORT(T :IN INTEGER RANGE 0 TO 59;
TEN , ONE :OUT INTEGER RANGE 0 TO 9);
END SEP;
ARCHITECTURE BEHAV OF SEP IS
BEGIN
PROCESS(T)
BEGIN
IF T