소개글
VLSI_digital_circuit_design_Add_Shift_Multiplier_layout_simulation에 대한 자료입니다.
목차
1. Index
2. Back ground theory of add shift mutiplier
3. Specification and describe of System
A. 동작
B. DFF Delay
① T_setup
② T_hold
C. Logic gate delay
D. Critical logic path
4. Design
A. Determine the designing structure
B. Consideration of design
C. 개별 주요 블록 상세도
① DFF
② MUX
③ XOR
D. Transistor level net list
①
②
E. H-spice simulation wave result of netlist
5. Layout
A. The number of transistor
B. The size of entire layout
C. Layout capture
D. Extraction netlist
6. Performance
A. Error factor(fixed) / Capture
B. H-spice simulation wave result of layout extraction
C. Conclusion
7. Attaced file list
A. Layout data file (모든 mag 파일)
B. Extraction data file (mult.spice , mul_addsh_ext.sp)
본문내용
디지털 시스템 설계는 Verilog로 시스템을 작성하여 layout extraction을 해준 것을 얻는다. 그러나 이번 프로젝트에서는 Verilog로 작성한 것을 Gate level schematic을 통해서 layout을 작성해보는 데에 중점을 두고 진행하였다. 툴을 통해 레이아웃 된 것이 얼마나 집적도가 떨어지는지는 모르지만, 나름대로 손으로 레이아웃을 일일이 그리면서 면적을 최소화 시키고 소자 내부의 특성들을 고려해가면서 좋은 레이아웃을 설계 하게 된 것 같다. Verilog소스를 간결하게 작성하여 적은 수의Gatelevel을 얻은 것도 잘한 일 중에 하나였던 것 같다. 시작할 때, 팀원 2명이서 서로의 스펙을 맞추기 위하여 inverter를 기준으로 시뮬레이션을 하면서 Pwell Nwell의 사이즈를 정하고
참고문헌
CMOS VLSI설계 원리 design _ Neil H.E.Weste David Money Harris 지음
하고 싶은 말
VLSI 디지털 회로 설계 과목에서 수행한 term project 입니다.. addsh multiplier를 설계하였고, design compiler를 통한 RTL level의 회로에서부터 설계를 하였습니다. (RTL levle회로도 포함) 최적의 곰셈기를 위해 설계 전에 여러가지 테스트를 실행하였습니다. 각 체크별 장단점을 보기 좋게끔 표로 작성하였습니다.
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