C-V그래프의 예상되는 결과를 살펴보기 위해 capacitance를 구하는 식을 살펴보면 다음과 같다.
(k=유전상수, A= 도체판의 단면적, d=절연체의 두께)
Capacitor의 내부를 살펴보면 대전된 도체판에 의해 두 도체판사이의 절연체에 전하가 유도된다. 이 유도된 전하는 절연체의 유전율(permitivity)를 결정하며 모든
실리콘(SiO2)으로 모래, 암석, 광물 등의 형태로 존재한다. 이들은 지각의 1/3정도를 구성하고 있어 지구상에서 매우 풍부하게 존재하고 있으며, 따라서 반도체 산업에 매우 저가의 가격으로 안정적으로 공급될 수 있는 재료이다. 또한 물질에 독성이 전혀 없어 환경적으로 매우 우수한 재료이기도 하다.
되고, 금속기판은 (+)전하를 띄게 되고, 경계면의 Si원자는 (-)charge를 띄게 된다. 이때 hole과 -전자들이 합쳐지고, 남은 소량의 전자들이 Vg가 커짐에 따라 Si과 Oxide의 경계면으로 이동한다. 이때 carrier가 hole에서 (-) charge로 바뀐다. 결국 반도체가 p형에서 n형으로 반전되는 것이므로 inversion이라 한다.
4. 실험방법
① Wafer준비
우리 조의 변수인 산화물(SiO2)의 두께인 5nm, 10nm, 15nm가 증착된 Si wafer를 준비한다.
유산지를 깔고 그 위에 wafer를 올린다음 각 두께별로 원판모양인 Si wafer에 텅스텐 칼을 이용하여 약간의 힘을 가하면서 잘라주어 1면적을 가지도록 만들어준다.
각 두께별로 표시를 해둔 페
1조의 변수 : 산화물(SiO2)의 두께 5nm, 10nm, 15nm
1) 유산지를 깔고 그 위에 wafer
2) 각 두께별로 원판모양인 Si wafer에 텅스텐 칼을 이용하여
잘라주어 1 면적을 가지도록 만들어준다.
3) 각 두께별로 표시를 해둔 페트리디쉬에 자른 wafer를 담는다
면적당 전류 : 누설전류
산화막의 두께↓- 터널링↑